10나노 미세공정 한계 돌파할 3대 조건

삼성전자, SK하이닉스가 차세대 메모리반도체 시장 선점을 위해 10나노(㎚)대 진입을 위한 미세공정 기술 한계를 극복하는데 총력을 기울이고 있다.

10나노대 미세공정을 가능케 하는 핵심 공정으로 노광(리소그래피) 기술의 발전이 필수적이지만 현재 D램은 20나노 중반, 낸드플래시는 10나노 후반대에서 성능 개선이 지지부진한 상황이다.

10나노 이하까지 미세패터닝이 가능한 차세대 리소그래피 기술로는 극자외선(EUV), DSA(Directed Self-Assembly)를 비롯해 전자빔(E-beam), 나노임프린트(Imprint) 공정이 후보군으로 꼽히고 있다.

김명수 SK하이닉스 연구위원은 23일 서울 양재동 엘타워에서 열린 한국반도체산업협회 주최 반도체공정포럼 조찬세미나에서 10나노 이하 차세대 패터닝 기술 현황을 소개하고 각 기술의 상용화를 우해 우선적으로 극복해야할 우선과제를 제시했다.

김 연구위원은 “생산비용을 절감하는 동시에 미세 패터닝을 가능하게 하는 리소그래피 기술로 여러 기술개발이 진행되고 있지만 아직 확실한 로드맵은 정해지지 않은 상황”이라며 “향후 10나노 이하까지 미세공정에 적용하려면 얼마나 작고 얼마나 싸게 좋은 쓰루풋(웨이퍼 처리량)을 낼 수 있는지 등 세 가지 조건이 삼위일체가 돼야한다”고 말했다.

포토리소그래피 기술에 사용되는 광원은 현재 ArF(193nm)까지 발전했다. 파장이 짧을수록 더 미세한 패턴을 구현할 수 있다. 포스트 ArF 시대에 현재 업계에서 가장 유력한 차세대 후보로 꼽히는 기술은 EUV다. EUV는 기존보다 짧은 13.5nm의 파장으로 해상도(resolution)를 높일 수 있는 장점이 있다. 또 기존 ArF이머전 대비 공정수가 대폭 줄어들기 때문에 생산과정을 단순화하고 비용을 줄일 수 있다.

현재 세계 1위 반도체 리소그래피 장비업체인 ASML이 EUV 장비를 독점적으로 개발하고 있으며 삼성전자와 인텔, TSMC 등이 지분투자 등을 통해 공동 개발에 나선 상태다.

하지만 여전히 성능 개선은 늦어지고 상황으로 현재 업체들은 반도체 회로 선폭을 줄이기 위해 20~30나노급에서 ArF이머전 장비에 이머전 공정을 여러번 거치는 더블패터닝(DPT) 방식을 추가로 쓰고 있다. 10나노 시대를 대비해 EUV 대체기술로 DPT를 반복하는 쿼드러플패터닝(QPT) 공정도 준비 중이다.

EUV 공정 상용화를 위해서는 크게 세 가지 극복과제가 꼽힌다. 현재로써는 최종 흡수율이 낮아 투입되는 광원의 양을 늘려야하는 고질적인 소스파워 문제가 해결되지 않아 ArF 더블패터닝 대비 비용절감이 쉽지 않은 구조다. 웨이퍼 처리량(throughput)을 늘려 생산성을 향상시키는 것도 여전히 과제로 남아있다. 이와 함께 마스크 결함(defect)을 줄여 레지스트(마스크에 바르는 감광물질)를 적절하게 패터닝하는 것도 어려움이 있는 상황이다.

이와 함께 일부 로직 공정 등에서 시도하고 있는 전자빔(e빔) 기술의 경우 마스크를 사용하지 않고 패터닝할 수 있는 장점 덕분에 주목받고 있다. 하지만 라인마다 광원을 조사해야하기 때문에 웨이퍼 처리량이 낮고 데이터 패터닝에 많은 시간이 걸리는 등 생산성 문제를 해결하기 위해서는 아직 개발이 필요한 상태다.

기존에는 주로 위에서 노광을 해서 패터닝을 하는 방식으로 리소그래피 공정이 이뤄졌지만 향후 웨이퍼 상에 케미컬을 이용해 밑에서 위로 패터닝을 하는 바텀업(bottom-up) 방식으로 DSA와 임프린트 방식에 대한 연구도 활발하게 이뤄지고 있다.

EUV와 함께 유력한 차세대 기술후보로 꼽히는 DSA 공정은 웨이퍼 위에 서로 다른 성질을 가진 두 가지 폴리머를 성장시켜 상분리를 일으키면서 원하는 패터닝을 형성하는 방식이다. 중간에 마스크를 사용하지 않기 때문에 큰 비용절감 효과가 있다. ArF이머전 쿼드러플패터닝 공정과 비교해 공정수도 크게 줄어든다. 하지만 정확한 패터닝을 구현하기 위해서 포지셔닝에 대한 연구가 필요하고 결함 문제에서도 자유롭지 못한 한계가 있다.